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verilog - Verilog 支持短路评估吗？

转载作者：行者123 更新时间：2023-12-02 17:20:09

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如果我有一个 if 语句，例如:

if(risingEdge && cnt == 3'b111)
begin
  ...
end

如果risingEdge不为真，它会检查cnt吗？

这在 HDL 内部也很重要吗？

最佳答案

对于模拟，未定义是否评估短路表达式。在上面的示例中，这没有什么区别，但是如果您在右侧有一个函数调用，那么您可能会遇到未定义副作用的问题。

请参阅 Stuart Sutherland 和 Don Mills 撰写的“Verilog 和 SystemVerilog 陷阱:101 个常见编码错误以及如何避免它们”中的陷阱#52。

关于verilog - Verilog 支持短路评估吗？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/3224553/

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