verilog - verilog中的这个错误 "invalid module item"是什么？

Question

我定义了两个模块，datapath 和 ctrl。

然后我在同一个文件中定义另一个模块，它实例化数据路径和 ctrl

module mult(input reset, input [3:0] i0,i1, output o);  
   wire [3:0] cnt, sh;
   wire load, go,ld1 
   datapath d0(i0,i1,cnt,sh,load,go,o);
   ctrl c0(reset, clk,sh,cnt,ld1,load,go);
endmodule

但是verilog提示“datapath d0...”行上的“无效模块项”，为什么？

Answer 1

上一行缺少分号。