x86 - 为什么 x86 中存在 CLFLUSH？

Question

我最近了解到 row hammer攻击。为了执行此攻击，程序员需要刷新 CPU 的完整缓存层次结构以获取特定数量的地址。

我的问题是:为什么是 CLFLUSH x86 有必要吗？如果所有 L* 缓存都透明地运行(即不需要显式缓存失效)，那么使用该指令的原因是什么？除此之外:CPU 不是可以自由地推测内存访问模式，从而完全忽略指令吗？

Answer 1

我认为主要用例是 Non-volatile DIMMs ，尤其是英特尔的Optane DC PM。通常是mapped WB-cacheable因此需要显式刷新(或 movnt)以确保数据持久保存到非 volatile 存储中。

(但是clflush是在Pentium 4天与SSE2同时引入的。我不知道那里的想法是什么；可能出于性能原因而进行显式缓存控制，就像相反的那样预取。)

Skylake 引入了弱有序的更高性能 CLFLUSHOPT，因为它对于直接连接到内存层次结构的非 volatile 存储非常有用。刷新缓存可确保数据写入实际内存，而不是 CPU 中的脏数据。

另请参阅 SuperUser answer有关 Optane DC PM(持久内存)的一些链接和背景。它是物理地址空间中的非 volatile 存储，而不仅仅是使用软件技巧的虚拟地址空间。

Dan Luu 的 article on clwb and pcommit很有趣:让操作系统不妨碍访问存储的好处，详细介绍了英特尔当时针对 clflush/clwb 的计划及其内存排序语义。它是在英特尔仍计划需要名为 pcommit(持久提交)的指令作为此过程的一部分时编写的，但英特尔后来决定删除该指令:Deprecating the PCOMMIT Instruction (from Intel)有一些关于原因以及幕后工作原理的有趣信息。

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如果在 x86 中可以做到这一点，那么对于设备的非缓存一致性 DMA 也可能很重要。 (但自从第一个带有缓存的 x86 CPU 以来，x86 一直具有缓存一致性 DMA，以避免破坏现有软件。)

显然，不可能将 MMIO/PCIe 设备内存区域映射为可回写 (WB) 缓存。 how to do mmap for cacheable PCIe BAR也许 P4 架构师在引入它时就考虑到了 future 的可能性。

在上一个链接中，Bandwidth 博士提到了一个部分解决方法，实际上涉及需要 CLFLUSH 来保持正确性:

map the MMIO range twice -- once for store operations from the processor to the FPGA using the Write-Combining (WC) memory type, and once for reads from the processor to the FPGA using the Write Protect (WP) or Write Through (WT) types. You will need to maintain coherence manually by using CLFLUSH on cache lines in the "read only" region when you write to the alias of that line in the "write only" region.

因此，您可能需要 clflush(NV-DIMM 除外)。