Verilog 'assign' 语句

Question

verilog 新手，所以这可能是一个愚蠢的问题？将“输入”网络分配给“输出”网络时，我是否应该考虑任何问题，或者这是不可能的？例如:

module TOP( CLK1, CLK2 );

    input CLK1;  
    output CLK2;

    assign CLK2 = CLK1;

endmodule

假设 CLK1 是 50MHz 时钟，仍然有效吗？

Answer 1

是的，这是有效的。事实上，您描述的是最简单的模块:只有一根电线连接 CLK1 和 CLK2。像这样的事情:

               TOP
        +---------------+
        |               | 
CLK1    |               |
------->-.....          |
        |    .          |
        |    .          |
CLK2    |    .          |
-------<-.....          | 
        |               |
        |               | 
        +---------------+

当您对此进行合成时，您只需记住合成器计算出的信号从 CLK1 到 CLK2 传播的延迟即可。当然，假设合成器实际上构建了这个模块。如果此模块是更大设计的一部分，则合成器可能(并且肯定会)在优化过程中吸收它。

无论是否优化，从CLK1到CLK2的路径都必须存在，并且该路径将有延迟，这取决于宏单元的位置/CLB，信号 CLK1 和 CLK2 位于其中，这反过来将决定路由器构建的物理路径(使用更多宏单元、CLB、BUFG 或设备的任何资源)有)、您正在合成的设备的技术等。