FPGA : Pins and their polarities

Question

在对 FPGA 进行了一番研究之后，我在分配引脚时差点心脏病发作。

FPGA 上有任意数量的引脚，一些 IDE 很有帮助，可以让您访问封装信息，包括引脚数、它们属于哪个 IO 组以及极性 是。在广泛研究了制造商和竞争对手的网站，阅读了教程、信息表、指南等之后，我仍然一无所知。经过更多的思考后，我认为我明白这意味着什么，但希望有人能为我和其他像我一样可能同样困惑的人澄清这一点。

关于极性:极性是否表明输入必须处于什么状态(即:真或互补)？或者它是否指示接收输入的极性？

这是否意味着 FPGA 需要额外的资源才能将输入/输出转换为所需状态？或者这是否意味着我的输入以正确的极性进入，以便 FPGA 正确注册输入？

否则，我对极性的概念完全感到困惑，因为它与 FPGA 上的 IO 相关。这是我真的需要担心的事情吗？

在 IO 银行上:IO Bank 是否根据它们链接到 FPGA 的哪一部分进行分组？如果是这种情况，我会假设组合在一起的 IO Bank 一起运行得更快。将 FPGA 的输入分布到不同的 IO 上是否会导致资源消耗和性能次优，或者这是一个妨碍正常运行的大问题？

我不太幸运地找到任何解释这一点的文献。我在 2014 年参加的一门类(class)对于打破 FPGA 编程的僵局很有帮助，但该类(class)存在许多缺陷，与学习目标存在差异，并且没有太多其他可用的内容。我希望这个问题也能对其他人有所帮助。

Answer 1

一些 IO 引脚支持差分信号，如 LVDS。因此，一些引脚“配对”以支持这种信号传输，每个引脚都具有正极性或负极性。在这种情况下，哪个信号(差分对的正线或负线)连接到哪个引脚并不是无关紧要的。然而，如果您弄错了，您通常可以在逻辑上反转 FPGA 内部的信号，至少如果您可以访问相应的 HDL 代码。
对于单端输入，没有极性概念，由您的设计逻辑来定义引脚是否应表现为高电平有效或低电平有效。
关于 IO Bank，它们只是将多个引脚组合在一起，是的，通常 FPGA 的每一侧都有自己的 Bank，但有时会有更多(或更少)的 Bank 可用。 Bank 最重要的概念可能是每个 Bank 都有自己的电源电压，这限制了 Bank 上可以使用的逻辑标准的数量，例如您不能在同一组上同时使用 LVCMOS33 和 LVCMOS18 的引脚。
从时序角度来看，将相关引脚保留在同一组上也很重要。这是因为许多 FPGA 提供特殊的 IO 时钟网络，可以在 Bank 内分配时钟。这可以改善时序，并且通常可以为您节省全局时钟缓冲区。