Verilog 没有类似 main() 的东西吗？

Question

我知道模块本质上就像 C++ 函数。但是，我没有找到类似 main() 部分的内容来调用这些函数。如果没有 main() 部分，它是如何工作的？

Answer 1

尝试在 HDL 中找到(或概念上强制)等效的 main() 是学习 HDL 的错误方法 - 它会阻止您取得进步。对于可综合的描述，您需要从顺序思维(一条指令接着另一条指令运行)跨越到“并行”思维(一切都在始终运行)。从心理上来说，从左到右而不是从上到下查看代码，您可能会意识到 main() 的概念并不是那么有意义。

在HDL中，我们不“调用”函数，我们实例化模块并将其端口连接到网络；再次强调，您需要改变对这个过程的心理看法。

一旦你得到它，一切都会变得更加顺利......