VHDL - 队列中的变量与信号行为

Question

在一门关于可配置嵌入式系统(在 ZYNQ-7010 上)的大学类(class)中，我们最近实现了一个(朴素的)低通图像滤波器，它将对数据应用一维高斯核 (0.25*[1 2 1])来自 block RAM。

我们决定缓存(即排队)三个像素，然后在数据输出过程中在线对其进行操作。我们的第一种方法是拥有三个过程变量，并让它们在一个

pixel[k-2] := pixel[k-1];
pixel[k-1] := pixel[k];
pixel[k]   := RAM(address);

时尚；完整流程如下:

process (clk25)
    -- queue
    variable pixelMinus2  : std_logic_vector(11 downto 0) := (others => '0');
    variable pixelMinus1  : std_logic_vector(11 downto 0) := (others => '0');
    variable pixelCurrent : std_logic_vector(11 downto 0) := (others => '0');

    -- temporaries
    variable r : unsigned(3 downto 0);
    variable g : unsigned(3 downto 0);
    variable b : unsigned(3 downto 0);
begin
    if clk25'event and clk25 = '1' then
        pixelMinus2  := pixelMinus1;
        pixelMinus1  := pixelCurrent;
        pixelCurrent := RAM(to_integer(UNSIGNED(addrb)));

        IF slv_reg0(3) = '0' THEN 
            -- bypass filter for debugging
            dob <= pixelCurrent;
        ELSE
            -- colors are 4 bit each in a 12 bit vector
            -- division by 4 is done by right shifting by 2
            r := (
                          ("00" & unsigned(pixelMinus2(11 downto 10)))
                        + ("00" & unsigned(pixelMinus1(11 downto 10)))
                        + ("00" & unsigned(pixelMinus1(11 downto 10)))
                        + ("00" & unsigned(pixelCurrent(11 downto 10)))
                    );

            g :=  (
                          ("00" & unsigned(pixelMinus2(7 downto 6)))
                        + ("00" & unsigned(pixelMinus1(7 downto 6)))
                        + ("00" & unsigned(pixelMinus1(7 downto 6)))
                        + ("00" & unsigned(pixelCurrent(7 downto 6)))
                    );

            b :=  (
                          ("00" & unsigned(pixelMinus2(3 downto 2)))
                        + ("00" & unsigned(pixelMinus1(3 downto 2)))
                        + ("00" & unsigned(pixelMinus1(3 downto 2)))
                        + ("00" & unsigned(pixelCurrent(3 downto 2)))
                    );

            dob <= std_logic_vector(r) & std_logic_vector(g) & std_logic_vector(b);
        END IF;
    end if;
end process;

然而事实证明这是非常错误的；综合需要很长时间，并导致估计 LUT 使用量约为设备能力的 130%。

我们后来将实现更改为使用信号而不是变量，这解决了所有问题；硬件按预期运行，LUT 使用率下降了一定百分比。

我的问题是在使用变量时是什么导致了这里的问题，因为根据我们的理解，它应该是这样工作的。

Answer 1

信号作为进程间通信的方式，具有精心设计的赋值语义以避免竞争条件和危险。参见 this Q&A和 this link to "VHDL's crown jewel"血淋淋的细节。

因此，当您分配 pixelCurrent(信号)

pixelCurrent <= RAM(to_integer(UNSIGNED(addrb)));

在进程挂起之前分配不会发生(对于 RTL 代码，这通常是在进程退出并位于敏感列表时)，并且结果在此进程中不可用，直到它下次在 if 唤醒上升沿(clk25)。所以这会创建一个流水线寄存器。

VHDL 进程中的变量就像任何其他命令式语言(C 等)中的进程中的变量一样 - 一旦更新，它们的新值立即可用。

因此如下:

pixelCurrent := RAM(to_integer(UNSIGNED(addrb)));

IF slv_reg0(3) = '0' THEN 
    -- bypass filter for debugging
    dob <= pixelCurrent;

将 pixelCurrent 的新值传播到流程的其余部分，生成一个巨大的设计，试图在单个时钟周期内完成所有事情。

有两种解决方案:我的首选是使用流水线寄存器的信号，因为您可以 describe the pipeline以最自然的方式(首先是第一阶段)。

第二种解决方案，使用变量作为流水线寄存器 - 具有讽刺意味的是，您已经部分采用了这种解决方案 -

pixelMinus2  := pixelMinus1;
pixelMinus1  := pixelCurrent;
pixelCurrent := RAM(to_integer(UNSIGNED(addrb)));

是向后描述管道，以便对变量的赋值发生在最后一次使用其值之后。

只需将这三个赋值移动到大 IF slv_reg0(3) 之后，您的变量版本就可以工作了。

在验证这两种方法生成相同的硬件后，选择您认为导致最清晰(最容易理解)设计的方法。