math - Xst :647 Warnings during Synthesis of Shift6 with Top module

Question

我已经为算术移位 6 编写了 VHDL 代码。代码运行良好。但是当我将它用作我的顶级模块中的组件时，输入 b6 有一些未使用的位。所以它在合成期间给出警告

        Xst:647 - Input <b6<9...14>> is never used.

在 ASIC 实现期间，它发出警告

        O6(0),O(1)...O(5) is connected to same logic(ground).

此警告会影响我的顶级模块在性能期间的功率吗？我可以避免这些警告吗？算术移位 6 的代码如下。

 entity shift6 is 
    Port ( 
           b6 : in  STD_LOGIC_VECTOR(15 downto 0);
           o6 : out  STD_LOGIC_VECTOR(15 downto 0));
   end shift6;

architecture Behavioral of shift6 is

begin
process(b6) 
begin
   o6(15)<=b6(15);
   o6(14 downto 6)<=b6(8 downto 0);
   o6(0)<='0';
   o6(1)<='0';
   o6(2)<='0';
   o6(3)<='0';
   o6(4)<='0';
   o6(5)<='0';
end process;

end Behavioral;

Answer 1

不，它们不会影响此设计，赛灵思自己的 IP 通常会生成数百个此类警告，因此警告通常并不意味着设计已损坏。

鉴于您发布的代码，您已经很明显这些位未使用并且可以从电路中删除，警告只是证实了这一点。

必须修复错误，警告通常无关紧要。

在更复杂的设计中，值得浏览警告列表以防 a mistake has caused the entire design to be trimmed或者如果它似乎不能在硬件中工作，请多加注意，但通常不值得大量重写以避免一些警告，只要您已经验证设计在模拟器中正常工作。