verilog - Verilog 输入输出线出现问题

Question

郑重声明，我是一个十足的 Verilog 新手。我正在编写一个使用一些双向总线的模块。

inout wire [KEY_SIZE-1:0] prevKey;
inout wire [TAG_SIZE-1:0] prevTag;

inout wire [KEY_SIZE-1:0] nextKey;
inout wire [TAG_SIZE-1:0] nextTag;

我知道如何从总线上读取内容，但如何在总线上写入内容？如果我对 reg 使用分配语句，当新数据传入时，reg 的值是否会被破坏？处理 inout 端口是否值得这么麻烦，或者我应该为每个端口创建一个 input 和 output 总线？

Answer 1

If I use an assign statement to a reg...

这个说法实际上没有意义，你不对寄存器进行赋值，而是对电线进行赋值。

驱动输入输出线的简单示例:

inout wire bidir_wire;

reg drive_value;
reg drive_enable;
reg something;

assign bidir_wire = drive_enable ? drive_value : 1'bz; 

always @(posedge clk) begin
    drive_value  <= ... ;  //assign a drive value based on some criteria
    drive_enable <= ...;
    something    <= bidir_wire; //do something with the input value
end