verilog - 将模块输出连接到寄存器

Question

我尝试将模块输出连接到寄存器，如下所示:

module test
(
  input rst_n,
  input clk,
  output reg [7:0] count
);
  always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
      count <= 7'h0;
    end else begin
      if(count == 8) begin
        count <= count;
      end else begin
        count <= count + 1'b1;
      end
    end
  end
endmodule

module test_tb;
    reg clk;
    reg rst_n;
    reg [7:0] counter;

    initial begin
        clk = 1'b0;
        rst_n = 1'b0;
        # 10;
        rst_n = 1'b1;
    end
    always begin
        #20 clk <= ~clk;
    end

    test test1 (
        .rst_n(rst_n),
        .clk(clk),
        .count(counter) /* This is the problematic line! */
    );
endmodule

我在 ModelSim 中收到错误““port 'count'”的非法输出或输入端口连接”。即使该错误与我的代码匹配，我也不明白为什么从根本上讲，我无法连接模块输出到寄存器。

为什么我无法将模块输出连接到 Verilog 中的寄存器？

Answer 1

您只能为 procedural always block 中的 reg 赋值。您无法从模块实例驱动reg。这将是一个持续的分配。

在test_tb内使用wire。