verilog - 请解释一下这个 SystemVerilog 语法 {>>byte{...}}

Question

以下程序的答案是{6,7,8}，但我不明白为什么，请解释一下:

module q ();
  typedef byte byteq[$];
  initial begin
    byte ans[$];

    ans = byteq'({>>byte{24'h060708}});
    $display("A:expect '{6,7,8} get %p", ans);
  end
endmodule

Answer 1

>> 运算符在此上下文中不是逻辑移位，但它称为流运算符。

流运算符确定数据 block 的流式传输顺序:>> 导致 block 数据 block 按从左到右的顺序进行流式传输，而 << 导致数据 block 按从右到左的顺序进行流式传输。

例如，考虑以下几行:

$display ("%h",  {>>byte{24'h060708}} );
$display ("%h",  {<<byte{24'h060708}} );

在这两种情况下，数字 24'h060708 应首先被分割为字节(称为 slice_size)。第一个从左到右打印字节，而第二个从右到左打印字节。因此，输出为:

060708
080706

现在，在 ans = byteq'({>>byte{24'h060708}}); 行中，您正在使用位流转换，它会转换 24'h060708 以字节为单位的数字从左到右表示为 byteq，这是一个字节队列。