decimal - 带小数的 VHDL 时钟分频器

Question

我正在尝试将 50MHz 时钟减慢至 25.175MHz，以便在 VGA Controller 中使用。我已经有一个时钟分频器，但是只要当前时钟速度和所需时钟速度的除法不是整数，我就很难减慢时钟速度。 IE。 50000000/25175000 ~ 1.98。时钟分频器编译并运行，但如果除法是十进制数，则不输出任何内容。这是我的代码:

    LIBRARY IEEE;
    USE  IEEE.STD_LOGIC_1164.ALL;

    ENTITY Clockdiv IS PORT (
        Clkin: IN STD_LOGIC;
        Clk: OUT STD_LOGIC);
    END Clockdiv;

    ARCHITECTURE Behavior OF Clockdiv IS
        CONSTANT max: INTEGER := 50000000/25175000;
        CONSTANT half: INTEGER := max/2;
        SIGNAL count: INTEGER RANGE 0 TO max;
    BEGIN
        PROCESS
        BEGIN
            WAIT UNTIL Clkin'EVENT and Clkin = '1';

            IF count < max THEN
                count <= count + 1;
            ELSE
                count <= 0;
            END IF;

            IF count < half THEN
                Clk <= '0';
            ELSE
                Clk <= '1';
            END IF;
        END PROCESS;
    END Behavior;

我在谷歌上搜索，发现使用 REAL 数据类型将允许您使用小数，但是当我将使用的变量更改为 REAL 时，Quartus 给出错误: Error (10414): VHDL Clockdiv.vhd(12) 处不支持的功能错误:无法合成非常量的真实对象或值。

然后，如果我将“count”更改为 CONSTANT 类型，则会收到错误:Error (10477): Clockdiv.vhd(18) 处的 VHDL 错误:名称“count”必须代表信号。

有谁知道如何将时钟速度降低到 25.175MHz？另外，有人知道如何减慢时钟速度，以便编译器对结果除法是十进制值感到满意吗？

谢谢

Answer 1

一般来说，实数是不可综合的，因此您需要提出一个基于整数的解决方案。

这个比例相当棘手，因为它几乎是 2:1，但又不完全是。大多数基于边沿的时钟分频器电路仅在原始时钟的一个边沿上工作，因此您可以分频的最低比率是 2。在这种情况下，您必须在时钟的两个边沿上工作。

一旦你知道了，你需要有一个计数器，它按你的比率的分母递增，并且它是否超过分子，然后输出一个时钟沿。

PROCESS
    BEGIN
        WAIT UNTIL Clkin'EVENT;

        IF count < max THEN
            count <= count + DENOMINATOR;
        ELSE
            count <= 0;
        END IF;

        IF count > NOMINATOR THEN
            Clk <= ~Clk;
        END IF;
    END PROCESS;

对于这个比率，我认为表示它的最小方式是 2000/1007。

这样做的问题是，您将获得基本上为 25MHz 的时钟，但偶尔(每 2000/7 次迭代)您会获得额外的优势。它不会是 25.175MHz 时钟。如果没有 PLL，就不可能从 50MHz 获得 25.175MHz。