verilog - 敏感度列表错误

Question

我想计算数组元素的总和。数组的元素在每个时钟上升沿分配(顺序)。我不想在下一个时钟上升沿得到元素的和，所以sum的设计必须是组合的。我可以在仿真中得到正确的结果，没有任何错误，但我的代码没有在 ISE(Xilinx 综合工具)中综合。我正在开发 Spartan3。

我的代码:

always @* begin
    sum = 0;
    for (i=0; i<K; i=i+1)
        sum = sum + shiftReg[i];    
end

错误:

Xst:902 - Unexpected shiftReg event in always block sensitivity list.

我寻找解决方案。 One way就是将shiftReg的所有元素添加到敏感度列表中，但在我的项目中元素数量为K(K是一个参数) .

Answer 1

恐怕这是 XST 合成器的限制。您提供的相同解决方案指出，此问题已针对 Virtex 6 和 Spartan 6 设备得到解决，因此这一定是 Spartan 3 中资源的某种限制，或者更可能是 Xilinx 工程师的一些懒惰。

我已经测试了这个示例模块:

module addall (
  input wire clk,
  input wire [3:0] addr,
  input wire load,
  input wire [7:0] din,
  output reg [7:0] tot
);

  reg [7:0] sr[0:15];
  always @(posedge clk) begin
    if (load)
      sr[addr] <= din;
  end

  integer i;
  always @* begin
    tot = 8'h00;
    for (i=0;i<=15;i=i+1)
        tot = tot + sr[i];
  end
endmodule

它在 Icarus Verilog + YOSIS 0.3.0 上综合得很好 http://www.edaplayground.com/x/5q9

使用 Spartan 6 设备在 XST 12.4 中合成效果良好

如果我更改为 Spartan 3E，它会给我带来与使用相同 XST 版本相同的错误。

可能的解决方法:使用 Icarus Verilog 和目标 vhdl 将有问题的模块转换为 VHDL，并将其添加到您的设计中，而不是原始的 Verilog 模块。