Verilog，通用加法器树

Question

所以，我正在尝试用 verilog 编写加法器树。它的通用部分是它具有可配置的要添加的元素数量和可配置的字大小。然而，我遇到了一个又一个的问题，我开始怀疑这是解决我的问题的正确方法。 (我将在更大的项目中使用它。)绝对可以对加法器树进行硬编码，尽管这将需要大量文本。

所以，我想我会和你们堆栈溢出者核实一下你们对此的看法。这是“这样做的方法”吗？我也愿意接受有关不同方法的建议。

我还可以提一下，我对 verilog 还很陌生。

如果有人感兴趣，这是我当前的非工作代码:(我并不期望您解决问题；我只是为了方便而展示它。)

module adderTree(
    input clk,
    input [`WORDSIZE * `BANKSIZE - 1 : 0] terms_flat,
    output [`WORDSIZE - 1 : 0] sum
);

genvar i, j;

reg [`WORDSIZE - 1 : 0] pipeline [2 * `BANKSIZE - 1 : 0];   // Pipeline array
reg clkPl = 0;                                              // Pipeline clock

assign sum = pipeline[0];

// Pack flat terms
generate
    for (i = `BANKSIZE; i < 2 * `BANKSIZE; i = i + 1) begin
        always @ (posedge clk) begin
            pipeline[i] <= terms_flat[i * `WORDSIZE +: `WORDSIZE];
            clkPl = 1;
        end
    end
endgenerate

// Add terms logarithmically
generate
    for (i = 0; i < $clog2(`BANKSIZE); i = i + 1) begin
        for (j = 0; j < 2 ** i; j = j + 1) begin
            always @ (posedge clkPl) begin
                pipeline[i * (2 ** i) + j] <= pipeline[i * 2 * (2 ** i) + 2 * j] + pipeline[i * 2 * (2 ** i) + 2 * j + 1];
            end
        end
    end
endgenerate

endmodule

Answer 1

以下是一些您可能会觉得有用的评论:

时钟

在设计中使用尽可能少的时钟通常是好的(最好只有一个)。

在这种特殊情况下，您似乎正在尝试生成一个新时钟clkPl，但这不起作用，因为它永远不会返回到0。(“reg clkPl=0;”将重置它在时间 0 处为 0，然后在“clkPl = 1;”中永久设置为 1。)

您只需更换即可解决此问题

always @ (posedge clkPl)

与

always @ (posedge clk)

作业

仅在组合 block 中使用阻塞分配，在时钟 block 中使用非阻塞是一种很好的形式。您在“打包固定条款”部分中混合了阻塞和非阻塞分配。

由于您不需要clkPl，因此您可以简单地删除具有阻塞分配的行(“clkPl = 1;”)

树结构

你的双 for 循环:

for (i = 0; i < $clog2(`BANKSIZE); i = i + 1) begin
    for (j = 0; j < 2 ** i; j = j + 1) begin
        always @ (posedge clkPl) begin
            pipeline[i * (2 ** i) + j] <= pipeline[i * 2 * (2 ** i) + 2 * j] + pipeline[i * 2 * (2 ** i) + 2 * j + 1];
        end
    end
end

看起来它将访问不正确的元素。

例如对于 BANKSIZE = 28，**i 将计数到 7，此时“pipeline[i * (2 ** i) + j]”="pipeline[7*2**7 +j]"="pipeline[896+j] 这将超出数组的范围。(该数组中有 2*BANKSIZE=512 个元素。)

我认为你实际上想要这个结构:

assign sum = pipeline[1];
for (i = 1; i < `BANKSIZE; i = i + 1) begin
    always @ (posedge clk) begin
        pipeline[i] <= pipeline[i*2] + pipeline[i*2 + 1];
        end
    end

降低延迟

请注意，大多数 verilog 工具都非常擅长合成多个元素的添加，因此您可能需要考虑在层次结构的每个级别组合更多术语。

(添加更多项的成本低于人们的预期，因为这些工具可以使用 carry save adders 等优化来减少门延迟。)