verilog - #`DEL 在 Verilog 中意味着什么？

Question

我看到了一些如下形式的陈述。这里的#`DEL是什么意思？我无法轻易找到它的含义，因为它包含一个特殊字符。

cmd <= #`DEL 32'b0

Answer 1

相关代码延迟了一定程度的分配。 #`DEL(由于反引号而不能使用内联编码)有 3 个部分。首先，#表示这是一条延迟语句。接下来，反引号(~ 下面的字符)表示 Verilog 中的预处理器定义；在您正在编译的代码中的某个位置，您将看到以下内容:

`define DEL 1ns

其中 1ns 可以是任何时间值，这将是延迟。这里我们应该清楚，DEL 之前应该有一个反引号(在 ~ 下)，而 32'b0 使用单引号。