Verilog 数组语法-6ren

Verilog 数组语法

转载作者：行者123 更新时间：2023-12-02 14:01:14

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我是 Verilog 新手，并且遇到了很多麻烦。例如，我想要一个包含八个单元的数组，每个单元都是 8 位宽。以下不起作用:

reg [7:0] transitionTable [0:7];
assign transitionTable[0] = 10;

仅仅执行 transitionTable[0] = 10; 或 transitionTable[0] = 8'h10; 也不行，有什么想法吗？

(如果它不明显且不相关:我想制作一个有限状态机，并在数组中指定状态转换，因为这看起来比大规模的情况切换更容易。)

最佳答案

使用assign时，您应该将数组声明为wire而不是reg。

关于Verilog 数组语法，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/4846898/

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