verilog - 模型模拟 : wrong scope for localparam

Question

我正在尝试在 Modelsim 中编译以下代码:

    module ctrl_mem
    #(
        parameter BYTE_SIZE = 256
    )
    (
        input [ADDR_W - 1 : 0]  i_addr,
        ...
        ...
    );
    localparam ADDR_W = $clog2(BYTE_SIZE);

Modelsim 写道 ADDR_W 未知。讨论了类似的问题here但 Modelsim 行为并未涵盖其中，不幸的是我无法评论它来提出这个问题。

是否可以在不修改代码的情况下解决此问题？

我使用 Modelsim Altera Starter Edition 10.3c

Answer 1

您的代码不合法​​。 Verilog/SystemVerilog LRM 要求在引用之前声明简单的标识符(后面不跟“.”或“(”的标识符)。正确的写法模块是

 module ctrl_mem
    #(
        parameter BYTE_SIZE = 256, localparam ADDR_W = $clog2(BYTE_SIZE)
    )
    (
        input [ADDR_W - 1 : 0]  i_addr,
        ...
        ...
    );