verilog - 使用forever和always语句

Question

以下代码均生成时钟。我需要知道除了时钟生成之外，永远循环是否还有其他用途？我只在时钟一代中遇到过永远。如果仅仅达到这个目的，岂不是毫无用处？

initial begin
clk = 0;
forever begin
#5 clk = ~clk;
end
end

initial begin
clk = 0 ;
always begin 
# 5 clk = ~clk;
end
end

Answer 1

你的第二个代码片段实际上是一个语法错误。 forever 和 always 之间的区别在于 always 可以作为“模块项”存在，这是 Verilog 规范为构造赋予的名称可以直接在模块中编写，而不包含在其他构造中。 initial 也是一个模块项。 always block 会重复，而 initial block 在模拟开始时运行一次。

forever 是一个过程语句，只能在过程上下文中使用。因此，编写initialeveryone或alwaysforever是合法的，但不仅仅是forever。

forever 变得非常重要的情况是在任务中，这些任务是过程上下文，因此不允许使用 always 。 (函数也是过程上下文，但可能不包含延迟，这使得 forever 不太可能有用。