processor - 6502 中的状态寄存器何时更新？

Question

我目前正在 LogiSim 中开发 6502 的子集。我的主要资源之一是Hanson's Block Diagram .

我正在尝试确定应该如何以及在哪里构建电路来更新处理器状态寄存器。在下面的处理器状态寄存器图中，有多个控制线进入寄存器，但没有指示它们来自哪里。

6502 处理器状态寄存器何时何地更新？我认为它是在 ALU 的输出上，但我想确保情况确实如此。

Answer 1

你有汉森的complete updated diagram吗？ ？论文is here 。 (或 original here 。)

P 左侧的输入(DB0/C 等)是随机控制逻辑 block 底部的输出。 P 顶部的输入来自 ALU(ACR、AVR)，IR5 是指令寄存器的第 5 位。 (但从下面的 Breaknes 来看，Hanson 的图似乎不完整:“Donald 错过了原理图上的 0/V 命令，该命令在处理 CLV 指令时使用。”)

对于不同的指令，输入将被不同地锁存。例如，像 CLC/SEC/CLD/SED/CLI/SEI/CLV 这样的两个周期指令有一位 (IR5)，最终将硬编码值锁存到 C、I、V 或 D 之一。 其他指令将在稍后的周期将 ALU(等)信号锁存到多个标志。这就是我所知道的尽可能多的细节，以及适合此处答案的逻辑。

非常详细的信息可以在俄语 Breaknes site 上找到。 。作者从 Visual6502 的图像中对晶体管级的所有 6502 逻辑进行了逆向工程。 。仔细浏览一下网站的 Wiki 和 Info 部分。例如。这是 translated link到具有逻辑图的标志信息页面，与 wiki page on flag logic 不同.

6502 forum中有很多讨论当他完成这项工作时( page 12 和 page 15 上的标记逻辑)，某些内容可能只能从此线程链接。原始代码存储库已移至 GitHub哪里有模拟器源代码和 Logisim电路图。