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verilog - 在verilog中检测未分配的寄存器

转载作者：行者123 更新时间：2023-12-02 10:52:53

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我刚刚开始学习verilog，我遇到了一种情况，我试图检测寄存器是否尚未被赋值。例如，给出以下代码:

reg [3:0] r;
initial
    begin
        $display("r = %b", r);
        if (r == 4'bxxxx) $display("success");
        else $display("failure");
    end

当我运行此代码时，我得到以下输出:

r = xxxx
failure

我明白我无法将 r 与 4'bxxxx 进行比较，并且我明白为什么我不能这样做。但是还有其他方法可以检测未分配的寄存器吗？

最佳答案

我认为您需要三重等于 === 运算符。 1'bx == 1'bx 的结果是 x，1'bx === 1'bx 的结果是 >true.

http://www.asic-world.com/verilog/operators1.html

关于verilog - 在verilog中检测未分配的寄存器，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/9931740/

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