verilog - 如何初始化整数数组？

Question

我有:

integer test[7:0];

但我不能这样做:

test[0] = 0;

或

assign test[0] = 0;

或

intial
begin
test[0]=0;
end

或

integer test[7:0] = {0,0,0,0,0,0,0,0,0};

有什么想法吗？仅以 0 为例，我需要它为 26, 40, 32, 18, 50, 0, 20, 12

Answer 1

您确定initial不起作用(您可能有一个拼写错误......)？

initial begin
  for(int i=0; i<8; i++) begin
    test[i] = i;
  end
  $display(test[4]);
end

在 systemverilog 中，类似以下的内容将起作用。这些被称为“分配模式”:

integer test[7:0] = '{26, 40, 32, 18, 50, 0, 20, 12}; // note the '

我怀疑以上任何一个都可以综合，除非针对 FPGA。