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verilog - 在 systemverilog 中不使用程序 block 来避免竞争条件

转载作者：行者123 更新时间：2023-12-02 10:08:32

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我们知道 SystemVerilog 中使用程序 block 来避免 DUT 和测试平台之间的竞争条件。在 SystemVerilog 出现之前验证工程师做了什么？我只能想到使用握手信号。

最佳答案

您可以使用设计人员用来防止 RTL 中竞争条件的相同语义:非阻塞分配或替代时钟沿。

程序 block 是 SystemVerilog 中不必要的结构。请参阅http://go.mentor.com/programblocks

关于verilog - 在 systemverilog 中不使用程序 block 来避免竞争条件，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/38906480/

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