VHDL 函数不编译

Question

我试图在 VHDL 中定义一个函数，但我得到了

Error: tst.vhd(4): near "subtype": syntax error

这是代码

subtype word10 is bit_vector(9 downto 0);
subtype word8 is bit_vector(7 downto 0);

function tst (input : in word10) return word10 is
    variable tmp : word10;
    -- code here
    begin

    return tmp;
end tst;

entity tester is
end;

architecture tst of tester is
begin
end;

这是我第一次用 VHDL 编码，我无法弄清楚错误是什么。

有什么想法吗？

Answer 1

问题是你试图定义的东西(子类型和函数)需要在库单元(包或实体)或其他一些主体内声明，而不是单独卡在外面。尝试将声明移动到测试器实体(即:在“实体测试器是”行之后):

entity tester is
    subtype word10 is bit_vector(9 downto 0);
    subtype word8 is bit_vector(7 downto 0);

    function tst (input : in word10) return word10 is
        variable tmp : word10;
        -- code here
        begin

        return tmp;
    end tst;
end tester;

您声明子类型和函数的确切位置将取决于您需要它们可见的范围。如果您需要在整个设计中访问它们，通常会将它们聚集在一起并在一个包中声明。