verilog - VERILOG 中的随机 0、1、-1

Question

我想在 verilog 中生成随机十进制数 0、1 或 -1，我可以将其添加到我的基本信号中并用它获得一些噪声。我试过

reg [1:0] SIGNAL_noise_ii;
SIGNAL_noise_ii <= {$random}%2;

但它并没有按照我想要的方式工作。

有人可以给我建议该怎么做吗？

谢谢

Answer 1

SystemVerilog 中的一个简单解决方案是使用 randomize() 方法将变量限制为您想要的值集。

bit signed [1:0] SIGNAL_noise_ii;
...
randomize(SIGNAL_noise_ii) with {SIGNAL_noise_ii inside {-1,0,1};};
// alternatively specify a distribution 
randomize(SIGNAL_noise_ii) with {SIGNAL_noise_ii dist  {-1:=25,0:=50,1:=25};};