vhdl - 最佳 VHDL 设计实践

Question

关于最佳 VHDL 设计实践的问题。

在设计状态机时，我应该在体系结构中使用信号还是使用变量。到目前为止，我一直在使用变量，因为它们对进程“有点”私有(private)，恕我直言，因为它们不应该在进程外访问，所以很有意义。但这是好的设计实践吗？

type state_type is (s0,s1);  
signal state : state_type := s0;  

A : process(clk)
begin   
  if rising_edge(clk) then  
    case state is  
.....  
    end case;  
  end if;
end process;  

--This process uses a variable  
B : process(clk)  
  type state_type is (s0,s1);  
  variable state : state_type := s0;  
begin  
  if rising_edge(clk) then  
    case state is  
      .....  
    end case;  
  end if;
end process;  

Answer 1

我更喜欢使用信号。原因是它允许在多个进程之间拆分设计。一个进程可能会担心状态机如何从一个状态移动到另一个状态，而其他进程可能包含依赖于状态的逻辑。

这样做意味着您可以有多个简单的流程，每个流程只做一件事。使用变量，一切都必须进入一个过程，这可能会变得笨拙。

不过这是一种风格选择。