verilog - 为什么在 verilog 中出现 "Incompatible types at assignment"错误？

Question

我有以下 Verilog 代码，为什么会出现“分配时不兼容的类型”- 分配“pwmData = 4'b1000;”的错误？我在 Active-HDL 9.2 中遇到错误。

module PwmTestbench;

parameter dataWidth = 4;

reg clock, reset, pwmData[3:0], loadPwmData;
wire pwmOut;

Pwm #(.dataWidth(dataWidth)) pwm (
.clk(clock),
.reset(reset),
.data(pwmData),
.load(loadPwmData),
.out(pwmOut)
);

initial begin
    clock = 1'b1;
    reset = 1'b1;
    loadPwmData = 1'b0;
end

always begin
    #1 clock = !clock;
end

initial begin
    #1   pwmData = 4'b1000;     // # Error: VCP2852 pwm_tb.v : (29, 1): Incompatible types at assignment: .pwmData<reg[3:0]> <- 4'b1000<[3:0]bit>.
    #1   loadPwmData = 1'b1;
    #2   loadPwmData = 1'b0;
    #1   reset = 1'b0;
    #512 $finish;
end

endmodule

Answer 1

pwmData[3:0] 定义 1 位条目的 4 元素数组。

如果你想创建一个 4 位寄存器(这与 4x 1 位数组不同)，则范围在另一边:

reg [3:0] pwmData;