verilog - 将字符串或注释插入 vcd 转储文件

Question

是否有任何通用方法可以将注释(或可能是任何字符串)插入到 vcd 转储中？
例如在下面的代码中，我想在 a 时插入一些注释更改为 1 :

module test;
    reg a;
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(1,test.a);
        end
    initial begin
        a = 0;
        #10;
        // insert_vcd_string("MY_STRING", dump.vcd);
        a = 1;
        #10;
        end
endmodule

Answer 1

尽管 $comment 没有将注释字符串写入 vcd 文件的标准系统任务是用于创建评论部分的 vcd 关键字:

来自 IEEE Std 1800-2012 LRM :

$comment This is a single-line comment $end 
$comment This is a 
multiple-line comment 
$end

我会尝试使用 $dumpoff、$dumpflush 和 $dumpon。 $dumpoff 和 $dumpoon 在 vcd 文件中留下一个带有时间戳的标记，即 #time $dumpoff ... $end :

来自 IEEE Std 1800-2012 LRM 的示例:

#1000
$dumpoff 
x*@ 
x*# 
x*$ 
bx (k 
bx {2 
$end

#2000
$dumpon 
z*@ 
1*# 
0*$ 
b0 (k 
bx {2 
$end

您可以随时在 dumpoff/on 之间切换 a更改为 1 ，并对vcd文件做后处理插入 $comment ... $end它们之间。