Verilog 循环条件

Question

我对 verilog 完全陌生，我必须很快了解它，以便我在大学学习一门类(class)。所以我正在玩弄我的 altera DE2 板和 quartis2 并学习来龙去脉。

我正在尝试制作一个由开关打开和关闭的计数器。到目前为止，计数器根据按键进行计数和重置。

这是我的错误:

   Error (10119): Verilog HDL Loop Statement error at my_first_counter_enable.v(19): loop with non-constant loop condition must terminate within 250 iterations

我知道我被要求提供一个循环变量，但即使这样做我也会出错。这是我的代码:

module my_first_counter_enable(SW,CLOCK_50,LEDR,KEY);

    input CLOCK_50;
    input [17:0] SW;
    input KEY;

   output [17:0] LEDR;

   reg [32:0] count;
   wire reset_n;
   wire enable;

   assign reset_n = KEY;
   assign enable = SW[0];
   assign LEDR = count[27:24];


   always@ (posedge CLOCK_50 or negedge reset_n) begin
       while(enable) begin
           if(!reset_n)
               count = 0;
           else
               count = count + 1;
       end
    end

endmodule

我希望有人能指出我在循环中的错误并允许我继续。

谢谢!

Answer 1

我认为你不想使用 while在那里循环。怎么样:

   always@ (posedge CLOCK_50 or negedge reset_n) begin
           if(!reset_n)
               count <= 0;
           else if (enable)
               count <= count + 1;
    end

我还添加了非阻塞赋值 <= , 更适契约(Contract)步逻辑。