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这样:
#define FOO 4
不必在另一个verilog文件中重复
`定义 FOO 4
最佳答案
一些模拟器允许您在编译期间从命令行定义宏,并将定义传递给 SystemC 和 Verilog。检查你的模拟器手册,它应该看起来像 +define+FOO=4
of -defineall FOO=4
如果它被支持。
另一种方法是创建一个脚本来为您生成转换后的 header 。这样你只维护一个文件。如果您还想在 SystemVerilog 和 SystemC 之间共享 struct
、typedef
和 enum
,这种方法会更好。
关于header - SystemC 和 Verilog 之间的通用头文件,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/22211219/
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我是一名优秀的程序员,十分优秀!