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假设我有两个线程来操作全局变量 x
.每个线程(或我假设的每个核心)都将有一个缓存副本 x
.
现在说Thread A
执行以下指令:
set x to 5
some other instruction
set x to 5
执行,缓存值
x
将设置为
5
,这将导致缓存一致性协议(protocol)采取行动并使用新值
x
更新其他内核的缓存。 .
x
实际上设置为
5
在
Thread A
的缓存,其他内核的缓存是否在
some other instruction
之前更新被执行?还是应该使用内存屏障来确保?:
set x to 5
memory barrier
some other instruction
set x to 5
被执行,
5
立即放置在线程 A 的缓存中(因此该指令未放置在队列中或稍后执行的内容中)。
最佳答案
x86 架构上存在的内存屏障 - 但一般来说这是正确的 - 不仅保证所有先前的加载或存储在执行任何后续加载或存储之前完成 - 它们还保证存储已成为 全局可见。
全局可见意味着其他缓存感知代理(如其他 CPU)可以看到存储。
如果目标内存已标记为不强制立即写入内存的缓存类型,则其他不知道缓存的代理(如支持 DMA 的设备)通常不会看到存储。
这与屏障本身无关,这是 x86 架构的一个简单事实:程序员可以看到缓存,并且在处理硬件时,它们通常被禁用。
英特尔在障碍的描述上故意通用,因为它不想将自己与特定的实现联系起来。
您需要抽象地思考:全局可见意味着硬件将采取所有必要步骤使商店全局可见。时期。
然而,要了解障碍,值得一看当前的实现。
请注意,英特尔可以随意将现代实现颠倒过来,只要它保持可见行为正确即可。
x86 CPU 中的存储在内核中执行,然后放置在存储缓冲区中。
例如 mov DWORD [eax+ebx*2+4], ecx
,一旦解码被停止,直到 eax
、 ebx
和 ecx
准备就绪2,然后它被分派(dispatch)到能够计算其地址的执行单元。
执行完成后,存储已成为移动到存储缓冲区中的一对(地址,值)。
据说该商店是在本地(在核心中)完成的。
存储缓冲区允许 CPU 的 OoO 部分忘记存储并认为它已完成,即使尚未尝试写入也是如此。
在特定事件(如序列化事件、异常、屏障的执行或缓冲区耗尽)时,CPU 会刷新存储缓冲区。
冲洗总是按顺序排列 - 先入先出。
存储从存储缓冲区进入缓存的领域。
如果目标地址标有 WC 缓存类型,则它可以合并到另一个称为 Write Combining 缓冲区的缓冲区中(然后绕过缓存写入内存),它可以写入 L1D 缓存、L2、如果缓存类型是 WB 或 WT,则 L3 或 LLC 如果它不是前一个之一。
如果缓存类型为UC或WT,也可以直接写入内存。
今天,这就是成为全局可见的意思:离开存储缓冲区。
注意两件非常重要的事情:
sfence
正是这样做的:WAITING所有先前的存储在本地完成,然后排空存储缓冲区。
mfence
会阻止稍后加载在全局可见(从 L1d 缓存中读取),直到存储缓冲区完成提交到缓存之后。)
sfence
是否等待存储传播到其他缓存中?
sfence
完成。
sfence
等通常都是无用的,相反,它们非常有用。
Memory ordering -- enforces --> Global visibility -- needs -> Cache coherency
'.______________________________'_____________.' '
Architectural ' '
'._______________________________________.'
micro-architectural
mov [eax+ebx*2+4], ecx
解码为两个独立的 uops:store-address 和 store-data。 store-address uop 必须等待 eax
和 ebx
准备就绪,然后将其分派(dispatch)到能够计算其地址的执行单元。该执行单元 writes the address into the store buffer ,因此稍后的加载(按程序顺序)可以检查存储转发。ecx
准备好时,store-data uop 可以调度到 store-data 端口,并将数据写入同一个存储缓冲区条目。关于assembly - 内存屏障是否确保缓存一致性已经完成?,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/42746793/
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