system-verilog - 随机化期间的 Systemverilog 唯一数组值

Question

我有一个变量logic [31:0] id，它未声明为rand或randc。我每次都需要将不同的 id 放入数组logic [31:0] id_array [16]。

logic [31:0] id;
logic [31:0] id_array [16];
foreach(id_array[i]) begin
    std::randomize(id);
    id_array[i] = id;
end

在上面的代码中，有可能在数组中获取重复的 id。如何更改代码以获取数组中的唯一 ID？

Answer 1

我会将其更改为

logic [31:0] id;
logic [31:0] id_array [$];
repeat (16) begin
  std::randomize(id) with {!(id inside {id_array});};
  id_array.push_back(id);;
end

或者只是

logic [31:0] id_array [15];

std::randomize(id_array) with {unique {id_array};};