vector - 系统verilog中的打包向量与未打包向量

Question

查看我在 System Verilog 中维护的一些代码，我看到一些定义如下的信号:

node [range_hi:range_lo]x;

以及其他定义如下:

node y[range_hi:range_lo];

据我所知，x 被定义为打包，而 y 被定义为未打包。不过我不知道这意味着什么。

System Verilog 中打包向量和未打包向量有什么区别？

编辑:回应@Empi的回答，为什么用SV编写的硬件设计师应该关心数组的内部表示？有没有什么时候我不应该或不能使用打包信号？

Answer 1

本文提供了有关此问题的更多详细信息: http://electrosofts.com/systemverilog/arrays.html ，特别是第 5.2 节。

A packed array is a mechanism for subdividing a vector into subfields which can be conveniently accessed as array elements. Consequently, a packed array is guaranteed to be represented as a contiguous set of bits. An unpacked array may or may not be so represented. A packed array differs from an unpacked array in that, when a packed array appears as a primary, it is treated as a single vector.