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vhdl - SystemVerilog 相当于 VHDL 记录端口

转载 作者:行者123 更新时间:2023-12-02 03:45:14 24 4
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我的 VHDL 实体有这两个单向记录端口:

user2regs     : in user2regs_t;
regs2user : out regs2user_t

在包中定义如下:

type user2regs_t is record
status_value : std_logic_vector(31 downto 0);
end record;

type regs2user_t is record
control_led : std_logic_vector(3 downto 0);
end record;

如何在可综合的 SystemVerilog 模块中实现相同的端口/接口(interface)?

最佳答案

这些是 SystemVerilog 中的结构。

typedef struct {
logic [31:0] status_value;
} user2regs_t

typedef struct {
logic [3:0] control_led;
} regs2user_t;

module mod ( input user2regs_t user2regs,
output regs2user_t regs2user);

关于vhdl - SystemVerilog 相当于 VHDL 记录端口,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/46977262/

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