parsing - Verilog 门级解析器

Question

我想解析 Verilog 门级代码并将数据存储在数据结构(例如图形)中。

然后我想用C/C++在门上做一些事情并输出相应的Verilog文件。

(我想构建一个程序，其输入和输出都是 Verilog 门级代码)

(输入.v => myProgram => 输出.v)

是否有任何库或开源代码可以这样做？

我发现Flex和Bison可以做到，但我不知道如何使用Flex和Bison。

Answer 1

有a similar question几天前关于在 ruby​​ 中执行此操作，其中我指出了我的 Verilog解析器 gem 。但不确定它是否足够强大，适合您，希望得到反馈、错误报告、功能请求。

有 Perl verilog 解析器，但我没有直接使用它们并避免使用 Perl，希望其他人可以添加有关其他解析器的信息。