verilog - 如何在verilog中生成一组连续的

Question

希望在verilog中生成一组连续的like

3 -> 'b111
4 -> 'b1111
5 -> 'b11111

我希望我可以使用{num{1'b1}}，但我发现该值必须是常量。在 verilog 中有什么方法可以生成一组连续的单值吗？

Answer 1

使用 system verilog，您可以使用 '1 语法，它会自动根据左侧正确调整大小。

此外，Dodon Victors 答案中的上述函数 2^N - 1 只是符号符号中的 -1。我在下面展示了两者的用法。

某些模拟器可能无法在宽度大于 32 的情况下正常工作，但我相信所有现代模拟器都已解决此问题。

下面关于 EDAPlayground 的例子:

module dut;

  logic [65:0] test1;
  logic [65:0] test2;

  initial begin
    #1ps;
    test1 = '1;
    test2 = -1;

    #1ps;
    $displayb(test1);
    $displayb(test2);
  end
endmodule

输出:

# 111111111111111111111111111111111111111111111111111111111111111111
# 111111111111111111111111111111111111111111111111111111111111111111