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verilog - '1在verilog中是什么意思？

转载作者：行者123 更新时间：2023-12-02 00:41:49

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我有一个 4 位的寄存器。

 reg[3:0] a;

我想给它分配一个位

 a <= '1;

显然它不是同一个 1'b1 和 1。我是 verilog 的新手，不确定它的语法。谁能赐教。

最佳答案

我相信这会将所有位设置为 1。

关于verilog - '1在verilog中是什么意思？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/46134256/

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