Verilog:如何取绝对值

Question

在 verilog 中，我有一个二进制值数组。如何取减去值的绝对值？

Verilog代码:

module aaa(clk);
  input clk;

  reg [7:0] a [1:9];  
  reg [7:0] s [1:9];

  always@(posedge clk)  
  begin
    s[1] = a[1] - a[2];
    s[2] = a[2] - a[3];
    s[3] = a[1] + a[3];
  end
endmodule

我希望我的 s[1] 和 s[2] 值始终为正。我怎样才能在可综合的verilog中做到这一点？

我尝试使用signed reg，但它显示错误。

Answer 1

无论号码是否signed or not 仍然使用二进制补码，可以在位级别正确执行加法和减法。

如果要将数字解释为带符号的，则可以使用 MSB 来判断它是正数 (0) 还是负数 (1)

要绝对数字，只需根据 MSB 反转即可:

reg [31:0] ans    ; // Something else drives this value
reg [31:0] abs_ans; // Absolute version of ans
// invert (absolute value)
always @* begin
  if (ans[31] == 1'b1) begin
    abs_ans = -ans;
  end
  else begin
    abs_ans = ans;
  end
end

注意:使用 =因为它是一个组合 block ，如果使用触发器(边沿触发)，请使用 <=正如@TzachiNoy 所提到的。