verilog - 如何监控SystemVerilog程序 block 中的信号

Question

我正在尝试了解有关 SystemVerilog 测试平台的一些知识。但是我似乎找不到一种方法来监视程序 block 内的 DUT 信号

考虑以下示例。信号“dummy”是 DUT 的输出和程序 block 的输入。现在我需要监视程序 block 中的“dummy”，以便在“dummy”具有特定值时引发标志“test”。

在一般的模块驱动测试平台中，我会简单地写always @(dummy)，但程序下不允许always block 。我该如何实现这一目标？

Answer 1

您可以编写如下顺序代码:

program test(input dummy);
  initial begin
    ...
    wait(dummy == <something>);
    ...
    @(posedge dummy);
    ...    
  end
endprogram

或者您可以使用 forever 循环模拟 always 构造。

program test(input dummy);
  initial begin
    forever begin
      @(posedge dummy);
      if (dummy == <something>) ...
    end 
  end
endprogram