始终 block 中的 Veriloggenerate/genvar

Question

我试图让模块通过 ISE 12.4 中的语法检查，但它给了我一个我不明白的错误。首先是代码片段:

parameter ROWBITS = 4;

reg [ROWBITS-1:0] temp;

genvar c;
generate
    always @(posedge sysclk) begin
        for (c = 0; c < ROWBITS; c = c + 1) begin: test
            temp[c] <= 1'b0;
        end
    end
endgenerate

当我尝试语法检查时，收到以下错误消息:

ERROR:HDLCompiler:731 - "test.v" Line 46: Procedural assignment to a non-register <c> is not permitted.

我真的不明白为什么它会提示。 “c”不是电线，而是genvar。这应该等同于完全合法的语法:

reg [3:0] temp;

always @(posedge sysclk) begin
    temp[0] <= 1'b0;
    temp[1] <= 1'b0;
    temp[2] <= 1'b0;
    temp[3] <= 1'b0;
end

请不要评论如何在没有生成的情况下更容易地编写此内容。这是一段更复杂的代码的简化示例，涉及多个 if 和对“temp”的非阻塞赋值。另外，不要只是告诉我有更新版本的 ISE，我已经知道了。 OTOH，如果您知道它已在 ISE 的更高版本中修复，请告诉我您知道哪个版本有效。

Answer 1

您需要反转生成 block 内的嵌套:

genvar c;
generate
    for (c = 0; c < ROWBITS; c = c + 1) begin: test
        always @(posedge sysclk) begin
            temp[c] <= 1'b0;
        end
    end
endgenerate

从技术上讲，这会生成四个始终 block :

always @(posedge sysclk) temp[0] <= 1'b0;
always @(posedge sysclk) temp[1] <= 1'b0;
always @(posedge sysclk) temp[2] <= 1'b0;
always @(posedge sysclk) temp[3] <= 1'b0;

在这个简单的示例中，四个always block 和包含四个赋值的单个always block 之间的行为没有差异，但在其他情况下可能存在差异。

在构 build 计的内存表示(在模拟器的情况下)或映射到逻辑门(在综合工具的情况下)时，需要解决与 genvar 相关的操作。在设计运行之前，always @fusedge 没有任何意义。

受到某些限制，您可以在always block 中放置for循环，即使对于可合成的代码也是如此。对于合成，循环将展开。但是，在这种情况下，for 循环需要使用 reg、integer 或类似的值。它不能使用genvar，因为always block 内的for循环描述了在时钟的每个边沿发生的操作，而不是在设计的详细过程中可以静态扩展的操作。