syntax - VHDL 将十进制值分配给 std_logic

syntax - VHDL 将十进制值分配给 std_logic_vector

转载作者：行者123 更新时间：2023-12-01 14:31:23

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我正在尝试将十进制值添加到 10 位 std_logic_vector 而不必描述每一位。虽然在这种特殊情况下可能不值得麻烦，但我相信将来知道会很好。
到目前为止，我有:

    signal h_cnt : std_logic_vector(9 downto 0);
    ... --code
    h_cnt <= std_logic_vector(to_unsigned(9, 10));

我收到一条错误消息说:

*Error (10482): VHDL error at vhdl_vga.vhd(70): object "to_unsigned" is used but not declared *

谁能帮我解决这个问题？

提前致谢

最佳答案

我不得不更换我正在使用的库。

    use ieee.numeric_std.all;

是我需要的。

关于syntax - VHDL 将十进制值分配给 std_logic_vector，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/12340298/

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