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vhdl - Xilinx ISE block ram 推理的稳健性

转载 作者:行者123 更新时间:2023-12-01 14:03:23 26 4
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我对 Xilinx ISE block ram 推理的稳健性有疑问。

我的机器上没有安装 xilinx ise(今天),但我通常使用专用编码完美地推断 block rams,基本上依赖于:

type   ram_type is array(2**ADDR_WIDTH-1 downto 0) of std_logic_vector(DATA_WIDTH-1 downto 0);

我的问题是:你能告诉我 ISE 是否会推断出正确的 block ram

signed(DATA_WIDTH-1 downto 0)` instead of `std_logic_vector(DATA_WIDTH-1 downto 0)

甚至更多(在一个包中):

subtype signed8 is signed(7 downto 0)

然后

type   ram_type is array(2**ADDR_WIDTH-1 downto 0) of signed8;

我知道合成器有时很敏感......

最佳答案

我自己还没有测试过,但是“signed”类型是从 std_logic 类型派生的,所以我不明白为什么这不起作用。

假设您正在使用 XST 进行综合,XST 用户指南是开始了解 Xilinx 官方声明 XST 将识别 block ram 推理的内容的好地方。 XST User Guide for 12.4 (pdf)

关于vhdl - Xilinx ISE block ram 推理的稳健性,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/4864137/

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