module - SystemVerilog 接口(interface) - 在模块声明后传递参数

Question

给定以下模块声明:

module ( myinterface.mymodport mybus, ... );

假设 myinterface 有参数，我该如何指定它们？

接口(interface)实例化只发生在测试台上，但现在我想综合 DUT，所以 TB 消失了。

Answer 1

这是 SystemVerilog LRM 中的疏忽。没有语法来为模块头中的接口(interface)指定一组必需的参数。

您可以检查您的综合工具，看看它们是否提供任何方式来为顶级综合实例指定参数覆盖。