vhdl - 从VHDL转换为Verilog，具体案例

Question

我习惯用 VHDL 编程，我想知道在 Verilog 的 VHDL 中使用的某些类型的操作的“最佳”方式。我想这些问题中的每一个都可能是他们自己专门的问题，但我认为收集这些问题让人们只是在一个地方看到一堆 Verilog 示例而不是分散在 5 个问题上会很好。谢谢。

以下是一些我希望看到的最佳实践示例:

替换他人:

我知道对于 Verilog 中的信号分配，您可以执行以下操作:

data <= 'b0;

这会将数据中的所有位分配为零，如果数据改变其宽度，它仍然有效。巧妙的技巧，但是当实例化一个模块并将输入绑定(bind)为零时呢？例如。

   Data_Module UUT
      (
       .Data(8'h00),  //'b0 doesn't work here

属性替换:

编写灵活的代码很好，所以我喜欢基于泛型定义我的端口宽度，这样如果端口宽度发生变化，只需快速更新泛型，一切仍然有效。我经常有这样的 VHDL 代码:

signal some_data : std_logic_vector(g_DATA_WIDTH+g_GENERIC-1 downto 0);
signal some2     : std_logic_vector(some_data'length-1 downto 0);

-- OR I may have this:
left_bit <= some_data'left;

长当/其他链:

这给我带来了麻烦。最好的方法是设置组合总是 block 并在索引上使用 case 语句？这似乎是很多代码。使用 ?运算符可能会导致一些难以辨认的代码，所以我不想在长时间的 when/else 链中这样做。

some_data <= X"01" when index = 0 else
             X"04" when index = 1 else
             X"02" when index = 2 else
             X"F0";

断言:

如何在 Verilog 中触发 modelsim 断言？我经常在我的 VHDL FIFO 上使用这些来检查上溢/下溢情况。例如。

assert NOT_FIFO_OVERFLOW report "FIFO has overflowed, that's a bad thing" severity failure;

生成 block :

在 VHDL 中，很高兴能够基于泛型生成代码块，或者如果该泛型不存在则完全删除它。例如。

  g_LFSR_3 : if g_Num_Bits = 3 generate
    w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
  end generate g_LFSR_3;

  g_LFSR_4 : if g_Num_Bits = 4 generate
    w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
  end generate g_LFSR_4;

状态机枚举:

在 Verilog 中，我真的需要创建 parameters对于每个单独的州？如果这是最好的方法，我会这样做，但似乎很多。我喜欢在 VHDL 中创建一个仅包含每个状态的类型，然后创建该类型的状态机信号。

创建整数:

我经常有这样的代码:

signal Row_Count : integer range 0 to c_TOTAL_ROWS-1 := 0;

在 Verilog 中执行此操作的最佳方法是什么？我是否需要取 c_TOTAL_ROWS 的日志底数 2 来找到它的最大宽度，然后定义一个 reg基于此？这似乎是很多工作。我相信 Verilog 默认会创建 32 位整数，但如果不需要，我不想生成额外的逻辑。我也喜欢如果我超出预期范围，我的 Modelsim 仿真会崩溃。

Answer 1

并非所有内容都可以直接翻译成 Verilog。

替换他人:

Verilog
'b0应该与端口偏角一起使用。应该有编译警告，而不是错误。一些模拟器试图向后兼容 IEEE Std 1364-2005，其中 'b0是推断的 32'b0 .根据 IEEE Std 1364-2005 § 3.5.1，这个 32 位最大限制似乎已被删除。模拟器可能落后于标准。如果模块端口实例化 .Data('b0), 是模拟器限制导致编译错误。

SystemVerilog

SystemVerilog 添加了填充常量'0 , '1 , 'x , & 'z . '0 , 'x , & 'z与 IEEE 标准 1364-2005 'b0 相同, 'bx , & 'bz少了一个字符。 'b1是 {(N-1){1'b0},1'b1}在哪里 '1是 {N{1'b1}} N 是目标向量/压缩数组的宽度。

替换属性:

Verilog

非那个找不到。

SystemVerilog

logic [g_DATA_WIDTH+g_GENERIC-1:0] some_data;
logic [$size(some_data)-1:0] some2;
logic [$bits(some_data)-1:0] some3; // or with $bits for vector

// OR I may have this:
left_bit <= some_data[$left(ome_data)];

长时/其他链:

Verilog/SystemVerilog(两者相同)

some_data <= (index == 0) ? 'h01 :
             (index == 1) ? 'h04 :
             (index == 2) ? 'h02 :
                            'hF0 ;

这些作品在功能上起作用，但在合成时可能无法提供最佳时间和面积。当某些合成器看到 ?:它们将始终生成 2 对 1 多路复用器；如果他们看到一串嵌套的 ?:它将创建一个 2 对 1 多路复用器链，即使是 4 对 1 多路复用器(或其他多路复用器类型)可用。

打字多一点，但这应该会产生更好的结果(相同的功能)

case(index)
  0 : some_data <= 'h01;
  1 : some_data <= 'h04;
  2 : some_data <= 'h02;
  default : some_data <= 'hF0;
endcase

断言:

Verilog

Verilog 没有内置于语言中的断言。创建一些 for of 检查器并不具有挑战性(例如，可以使用 always block 完成非重叠并发检查)，但将错误标记到模拟器可能有点棘手。通常，全局错误计数器会随着失败而递增，模拟将中止并显示 $finish。如果达到用户定义的错误限制。可能有 PLI/VPI 解决方案或模拟器特定的东西。

SystemVerilog

SystemVerilog 有两种主要类型的断言；并发的和即时的。立即存在于程序 block 内(即开始-结束)
如:

optional_label : assert (NOT_FIFO_OVERFLOW) $error("FIFO has overflowed, that's a bad thing");

并发断言在模块范围内运行，在程序 block 之外。他们使用时钟引用。

optional_label : assert property (@(posedge clk) !$stable(fifo_ptr) |->  fifo_pt < FIFO_DEPTH) $error("FIFO has overflowed, that's a bad thing");

引用 IEEE Std 1800-2012 § 16. 进一步解释和示例的断言。

注意 - 如果使用 UVM，请使用 `uvm_error而不是 $error
生成 block :

Verilog/系统Verilog

在 Verilog 的 IEEE Std 1364-2001 中添加了生成 block 。 generate - endgenerate实际上是可选的，但做一个很好的视觉引用。见 IEEE Std 1800-2012 § 27. 生成完整细节的构造

generate
  if (g_Num_Bits = 3) begin : g_LFSR_3
    xnor (w_XNOR, r_LFSR[3], r_LFSR[2]);
  end : g_LFSR_3
  if (g_Num_Bits = 4) begin : g_LFSR_4
    always @* begin
      w_XNOR = ~{r_LFSR[4] ^ r_LFSR[3]};
    end
  end
endgenerate

注意:在这个特定示例中，部分选择寻址也适用于 Verilog/System Verilog: w_XNOR = ~^r_LFSR[g_Num_Bits-:2]; IEEE Std 1800-2012 § 11.5.1

状态机枚举:

Verilog

必须使用 parameter如果希望使用名称而不是内存索引，请在此处。在一个语句中定义多个参数是合法的，但是标识符仍然需要定义它的值。

SystemVerilog

支持枚举。见 IEEE Std 1800-2012 § 6.19 枚举

例子:

typedef enum logic [3:0] { IDLE=0, START, STAGE[4:6], BLAH, STAGE[3] } states_e;
states_e state, next_state;

相当于写:

parameter [3:0] IDLE   = 4'd0,
                START  = 4'd1,
                STAGE4 = 4'd2,
                STAGE5 = 4'd3,
                STAGE6 = 4'd4,
                BLAH   = 4'd5,
                STAGE0 = 4'd6,
                STAGE1 = 4'd7,
                STAGE2 = 4'd8;

创建整数:

Verilog/系统Verilog

对于 IEEE Std 1364-2005(Verilog 的最终版本)或 IEEE Std 1800(SystemVerilog)，使用 reg [$clog2(c_TOTAL_ROWS)-1:0] Row_Count;
对于较旧的 Verilog(IEEE Std 1364-1995 和 IEEE Std 1364-2001)，创建一个自定义函数来查找对数库 2 的上限。示例:

function interger ceiling_log2(input integer value);
  interger local_copy;
  local_copy = value;
  ceiling_log2 = 0;
  while(local_copy!=0) begin
    ceiling_log2 = ceiling_log2 + 1;
    local_copy = local_copy >> 1;
  end
  return ceiling_log2;
endfunction
reg [ceiling_log2(c_TOTAL_ROWS)-1:0] Row_Count;

注意:某些合成器可能有限制