始终 block 的灵敏度列表中的 Verilog 多个信号变化

Question

我想知道是否有可能只在敏感列表中的多个信号一起变化时才执行 always block 。

例如，假设我有一个信号“in”和另一个“posedge clk”。我希望在两个信号都发生变化时执行 always block 。是否可能，如果可能，它的语法是什么？

Answer 1

一般来说，没有办法做到这一点，因为这实际上并没有映射到通常会合成的任何类型的标准逻辑单元。但是，如果您描述您的最终目标是什么，我相信有人可以在仍然使用可综合逻辑的同时为您指明正确的方向。我很难想象你会想要这样的 block 做什么。