verilog - 在 always block 中实例化模块

Question

我刚刚开始学习 verilog，所以这可能是一个非常基本的问题，但我无法真正理解或找到替代方案来表达我在 verilog 中的意图。

我举个小例子。我基本上是在尝试将我的一个模块的输出连接到另一个模块的输入。请帮助我处理线标记 49 并提供替代方案。

   25 module ands (
   26     input1,
   27     input2,
   28     outputs
   29 );
   30     input [2:0] input1;
   31     input input2;
   32     output [2:0] outputs;
   33 
   34     integer itr;
   35 
   36     and a (outputs[0],input1[0],input2);
   37     initial
   38     begin
   39         for (itr = 1 ; itr <= 2; itr = itr+1)
   40             and a(outputs[itr],input1[itr],outputs[itr-1]);
   41     end
   42 
   43 endmodule

我知道这是一个愚蠢的例子，我可以很容易地避免使用 for 循环，但我想稍后使用参数。

谢谢，抱歉，如果它太基础了。

Answer 1

Verilog 模块不打算在 initial 或 always block 内实例化。如果你想用一个循环实例化多个模块，那么 generate block 就是你想要使用的。使用您的示例:

module ands (
    input1,
    input2,
    outputs
);
    input [2:0] input1;
    input input2;
    output [2:0] outputs;

    integer itr;

    and a (outputs[0],input1[0],input2);

    genvar itr;
    generate
        for (itr = 1 ; itr <= 2; itr = itr+1)
            and a(outputs[itr],input1[itr],outputs[itr-1]);
    endgenerate

endmodule

这需要使用 verilog2001 或更高版本。