vhdl - 如何防止 Xilinx XST 从我的设计中合并网络？

Question

我提出并回答这个问题是为了以后能再次找到它...

我如何防止 XST 将两个逻辑上等效的网络合并为一个(这通常是节省资源的好主意，但从时序角度来看可能不是一个好主意)？

我的设计有 2 个由同一个时钟驱动的计数器。 XST将计数器的最低位合并为一个计数器，但这是一个问题，因为IOB布局限制，设计中需要将计数器分开。我需要计数器(特别是计数器的最低位)是不同的。

Answer 1

您需要在 RTL 中的网络上设置 2 个约束。检查您的网络的综合报告，确保 XST 做了您想要的。

在 Verilog 中

(* equivalent_register_removal="no" *)
(* keep="true" *)
reg  signal_name ;

在 VHDL 中

signal signal_name  : std_logic;
attribute equivalent_register_removal: string;   
attribute equivalent_register_removal of signal_name : signal is "no";
attribute keep:string;
attribute keep of signal_name :signal is "true";