clock - VHDL 中的嵌套 if (rising_edge(clk)) 语句

Question

所以我遇到了一些我必须复制的旧代码，但它无法使用新的 Xilinx 编译器进行编译，所以我需要弄清楚它到底做了什么。我有这样的事情:

if rising_edge(clk) then
   —do some things
   if rising_edge(clk) then
      —do some other things
   end if
end if

到达内部 if 语句需要 2 个时钟周期，还是第二个 if 语句只是多余的？

此外，Xilinx 给出了错误:“信号逻辑由时钟控制，但似乎不是有效的顺序描述”

谢谢，感谢您的帮助。

Answer 1

鉴于 rising_edge(clk) 对于第一个 if 是 true，那么在第二个嵌套 if。这假设在 --do some stuff 部分中没有经过任何时间，大概就是这种情况。

因此，第二个 if 可以替换为 if true then... 或者确实被忽略了!