emacs - 在 Emacs Verilog 模式下对齐代码？

Question

我习惯于在 emacs 中用 VHDL 编写代码，它具有很好的美化功能，可以对齐信号分配。 Verilog模式有没有类似的东西？

转换这个:

r_Tx_Done <= 1'b1;
r_Clock_Count <= 0;
if (r_Done == 1'b1)
  begin
    r_SM_Main <= s_CLEANUP;
    o_Tx_Active <= 1'b0;
  end

到这里:

r_Tx_Done     <= 1'b1;
r_Clock_Count <= 0;
if (r_Done == 1'b1)
  begin
    r_SM_Main   <= s_CLEANUP;
    o_Tx_Active <= 1'b0;
  end

Verilog 模式可以很好地保持 if else begin end对齐，但它并没有像我想要的那样对齐作业。请注意，if 语句内部不与 <= 对齐。在 if 语句之外。基本上我希望每个开始/结束 block 单独处理。

Answer 1

我使用verilog模式，我发现这是默认的。

1. 键入 C-x h 以突出显示整个缓冲区。
2. 然后TAB让它美化一切。更容易，更不乏味!