yosys - 了解为 iCE40 I/O block 生成的比特流

Question

当我使用 Yosys 和 arachne-pnr 合成一个空电路时，我得到了一些不规则的位:

.io_tile 6 17
IoCtrl IE_1

.io_tile 6 0
IoCtrl REN_0
IoCtrl REN_1

这些也是我目前可以生成的所有其他文件的一部分。由于未使用的 I/O block 设置了两个 IE 位，因此我将其解读为:

• 对于 IE/REN block 6 17 0，启用输入缓冲区
• 对于IE/REN block 6 0 0，输入缓冲器启用，上拉电阻禁用
• 对于IE/REN block 6 0 1，输入缓冲器启用，上拉电阻禁用

但是，根据文档，没有 IE/REN block 6 17 0。这些位的含义是什么？如果 block 6 17 0 的 IE 位因为该 block 不存在而未设置，为什么其他不存在的 block 的位也未设置？其他 IE/REN block 似乎对应于 I/O block 6 0 1 和 7 0 0。这些 block 是做什么的，为什么它们总是配置为输入？

technology library SB_IO 条目没有提到 IE 位。与PIN_TYPE参数设置有什么关系？

当我使用 I/O 引脚作为输入时，REN 位被设置(上拉电阻被禁用)。这表明上拉电阻主要用于防止未使用的引脚悬空，而不是为有条件连接的输入(例如按钮)提供上拉电阻。这个假设是否正确？为此可以使用内部上拉电阻吗？

技术库说明如下:

defparam IO_PIN_INST.PULLUP = 1'b0;
// By default, the IO will have NO pull up.
// This parameter is used only on bank 0, 1,
// and 2. Ignored when it is placed at bank 3

这是否意味着 bank 3 没有上拉电阻，或者仅仅是它们不能使用 Verilog 重新启用？如果我手动清除 ASCII 比特流中的那个位会发生什么？ (我会尝试这个，但 iCEstick 评估板无法访问 bank 3 上的任何引脚——这是巧合吗？——我不确定我是否想弄乱硬件。)

当我使用 I/O 引脚作为输出时，IE 位未被清除，但输入引脚功能设置为 PIN_INPUT。这有什么作用，为什么要这样做？

Answer 1

未使用的 IO 引脚的默认行为是启用上拉电阻并禁用输入启用。在 iCE40 1k 芯片上，这意味着 IE_0 和 IE_1 被设置，REN_0 和 REN_1 在未使用的 IO block 中被清除。 (在 8k 芯片上，IE_* 为高电平有效，即在 8k 芯片上未使用的 IO block 中清除所有位。)

icebox_explain 默认情况下隐藏具有“无趣”内容的图 block 。 (运行 icebox_explain -A 以禁用此功能。)

看起来 arachne-pnr 没有为当前封装中不可用的 IO 引脚设置那些位。因此，您会在某些包含未连接到任何封装引脚的 IO block 的 IE/REN 位的 IO block 中获得一些不寻常的位模式。

这是 1k 架构上“正常”未使用的 IO block 的样子:

$ icebox_explain -mAt '1 0' example.asc
Reading file 'example.asc'..
Fabric size (without IO tiles): 12 x 16

.io_tile 1 0
  B0 ------------------
  B1 ------------------
  B2 ------------------
  B3 ------------------
  B4 ------------------
  B5 ------------------
  B6 ---+--------------
  B7 ------------------
  B8 ------------------
  B9 ---+--------------
 B10 ------------------
 B11 ------------------
 B12 ------------------
 B13 ------------------
 B14 ------------------
 B15 ------------------
IoCtrl IE_0
IoCtrl IE_1

Would it be ok to use the internal pull-up resistors for that purpose?

是的。

The technology library entry for SB_IO does not mention the IE bit. How is it related to the PIN_TYPE parameter settings?

当 SB_IO 的 D_IN_0 或 D_IN_1 连接到某物时，这意味着 IE。

When I use an I/O pin as an output, the IE bit isn't cleared

请注意，IE 在 1k 芯片上为低电平有效，在 8k 芯片上为高电平有效。当您在 1k 设备上将 I/O 引脚用作仅输出引脚时，应设置相应的 IE 位，否则应将其清除。