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vhdl - VHDL中的elseif和elsif有什么区别

转载作者：行者123 更新时间：2023-12-01 07:58:40

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目前，我一直在使用 Xilinix 参与 FPGA 设计技术。在解决设计问题的过程中，我反复发现if-chain中使用elseif和elsif几乎是为了类似的语句。

elsif(clk'event and clk='1') then
                 pr_state<=nx_state;

和

elseif S1=’0’ and  S0=’1’ then
     Z <= B;

我的问题是——这两种结构有什么区别？它们相似吗？我已经通过 D.L. Perry 的 VHDL 书籍和其他在线 VHDL 教程网站，但找不到解决方案。提前致谢!

最佳答案

如您所见
http://tams-www.informatik.uni-hamburg.de/vhdl/tools/grammar/vhdl93-bnf.html
elseif 不是 vhdl 中的有效关键字。因此，如果它被认可，那么某些工具供应商想帮您一个忙……我猜您实际上看到了 else if，如上所述

关于vhdl - VHDL中的elseif和elsif有什么区别，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/12235907/

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